摩爾定律的瓶頸，未來會靠「AI 設計晶片」突破
TO 精選觀點2021-08-26
【為什麼我們要挑選這篇文章】晶片尺寸逐漸逼近物理極限，市場皆在討論，摩爾定律是否走到極限。然而隨著 AI 晶片設計技術的發展，摩爾定律會交由 AI 來延續。但未來晶片設計工程師會失業嗎？還是工程師會與 AI 協作，推動晶片設計邁進人工智慧時代？（責任編輯：郭家宏）
AI 設計的晶片，性能十年內將提高 1,000 倍。
作為 Synopsys 執行長、晶片設計自動化的先驅之一，Aart de Geus 在 Hot Chips 在線晶片大會上表示，現在人工智慧設計的晶片，性能可能會在未來十年內提高 1,000 倍。
自 80 年代以來，自動化一直都是晶片設計的一部分。但現在，每兩年晶片性能翻一倍的「摩爾定律」似乎已經達到了瓶頸。要突破這個瓶頸，最好的辦法或許就是你我都熟知的：人工智慧。
一篇刊登在 Nature 上的文章指出，經過訓練的機器學習系統，在晶片設計上的表現超過人類。
不少晶片架構師都擔心自己的飯碗未來會被 AI 搶走。不過 De Geus 卻認為，晶片架構師不僅不會下崗，還會轉移到產業鏈的上遊，比現在負責更多任務。
Synopsys 從去年開始就使用 AI 來設計客戶的晶片，與人工設計的晶片相比有了相當大的改進。目前，三星也正在使用 Synopsys 的工具 DSO.ai 來設計 Exynos 晶片。而它的競爭對手 Cadence Design Systems 也在今年推出了自己的人工智慧晶片設計專案。
用 AI 設計晶片，有望打破摩爾定律的瓶頸
De Geus 在 1986 年創立了 Synopsys，一家電子設計自動化（EDA）軟體公司。憑借多年尖端半導體設計經驗，Synopsys 利用這個寶貴的資產制作了第一代 AI 晶片軟體 DSO.ai。
要超越摩爾定律，就要利用 AI 來解決複雜性、功耗和擴展要求，最終實現 1,000 倍性能的目標。
「機器學習出現在我們使用的每一種工具中，這個設計空間優化（DSO）的新工具的不同之處在於，它不適用於單個設計步驟，而是適用於整個設計流程。」
這就是 Synopsys 採用的自主晶片設計方法，從綜合方法進行晶片設計，而不僅僅是晶片布局。
晶片設計的一個早期步驟是 floor planning，其確定了晶片的尺寸、標準單元的排列形式、IO 單元及宏單元的位置、電源地網絡的分布等。
由於宏單元潛在配置數量巨大（約為 10^2500），規劃就會變得非常複雜，而且隨著邏輯電路設計的發展，還需要進行多次疊代。如果每次疊代都由人類工程師手動生成，就要耗時數天或數週。
但如果用 AI 設計晶片，它就能夠利用強化學習，優化晶片的功率、性能和面積大小。還能解決針對特定應用程式以及系統的所有維度的快速定制晶片：硬體（物理）、軟體（功能）、可製造性和架構（形式）。
隨著 AI 接管更多任務，以往負責設計少量電晶體的工程師，現在可能負責設計更大晶片中的 10 億個電晶體。
這樣就能夠在更短的時間內設計出更快的晶片，改變晶片的架構，將晶片性能提高 10 倍、100 倍甚至是 1,000 倍。
Google、NVIDIA 正在用 AI 設計晶片
與使用最先進設計工具的世界一流設計團隊相比，DSO.ai 能夠將功耗降低 25%，性能是當下最好的 AI 晶片設計工具的 5 倍。
而在未來的 AI 晶片設計時代，晶片能夠根據各個垂直行業進行設計。
面對特定專案的差異化需求，DSO.ai 可以用來優化輸入參數以及晶片設計工作流程的選擇。
工程師可以使用 DSO.ai 進行更多設計流程中的參數輸入，例如微調庫單元以提供最佳頻率或最低功率，採用現有平面圖並盡量縮小晶片尺寸，確定多高的工作電壓會實現功耗與性能的最佳權衡等。
全球「缺晶片」，雖然說不少產業都受到影響，但人們也深刻認識到了晶片的重要性。晶片雖小，但卻是一個重要的基礎設施。
除了 Synopsys，Google、NVIDIA 也開始嘗試使用人工智慧技術設計晶片。Google 的 TPU（張量處理單元）晶片即將發布新版本，優化了人工智慧計算。目前 NVIDIA 也專注於使用 AI 技術生產更好的 GPU 和雲端運算 TPU 平台，以增強自身競爭力。
晶片設計的工程師不會失業。而人工及 AI 相結合的設計思路將會推動晶片設計邁進人工智慧時代。
附圖：人類設計的晶片平面圖（a）與機器學習系統生成的平面圖（b）
摩爾定律逐漸扁平，晶片設計重任落到了 AI 肩上。
在晶片設計的新時代，自動化大不相同。
晶片定制會更普遍
資料來源：https://buzzorange.com/techorange/2021/08/26/ai-sustain-moore-law/
摩爾定律瓶頸 在 Re: [請益] 摩爾定律極限後台g會不會鴻海化- 看板Stock 的推薦與評價
※ 引述《mark882516 (Alger)》之銘言：
: 如提
: 沉睡的巨人 台gg最近好像有點醒了
: 雖然大家都說台gg可以放一輩子
: 買了可以安穩睡， 不像買船票會暈船
: 短期幾年看好像是這樣
: 但我看股票可不是看一兩年的是看一輩子的
: 隨著晶片物理極限漸漸逼近
: 突破1nm似乎是不太可能的
: 在下去好像會有量子穿隧效應會漏電
: 半導體製造2025將會面臨到製造瓶頸
: 到時候台g技術將停滯
: 然後等三星intel追上來
: 變成三強鼎立
: 這樣看最近幾年台g還是有優勢
: 只是到時候對手追上來
: 毛利沒那麼好看
: 但相對的資本支出應該也會減少很多
: 只是技術卡關
: 會不會到時候變成跟鴻海一樣
: 變成只能領股利的公司
微縮到終點一樣可以改良元件
2nm nanosheet應該是蠻順利的
接下來forksheet製程本身不難(但只是增加密度)
然後high NA出來再微縮一次 這次應該是Si/SiGe通道的終點了
再考慮把pFET和nFet疊起來省一半面積 (未必會走這條路)
上面這些roadmap就排到2030了
2030之後等二維材料製程實用化了 直接MoS2 WS2 hBN換一波
2D材料能不能再微縮? 可能經濟效益不大
high NA EUV也許是litho的終點了
畢竟無法想像再更高精度的litho要花多少錢
上述這些都是十幾年來pathfinding的成果
外行人才在那邊扯穿隧效應..
GG在公開場合說過 到2030年之前元件性能都還有改良空間
當然這些器件改良每一代的成效是比過去單純scaling差了
但2024開始3DIC的大量運用，一樣能推昇整體系統的Perfomance/Power/Cost
Area是沒辦法變少啦，不過Area需求往上漲對foundry來說是天大的好事啊
不然GG幹嘛要3年投1000億美金
半導體製造的技術壁壘不是只有微縮
就這幾年看到的技術展示來說，GG和其他foundry的差距只有越拉越大而已
畢竟錢多資源多客戶多奴工多，可以嘗試的新玩具就是比三星和英特爾多非常多
像Wafer scale engine這種東西，你能想像其他foundry願意投資源下去研究嗎
再比如說3DIC時代越來越重要的散熱問題
最近剛結束的VLSI Symposia 2021，GG出了一篇水冷製程的研究
直接在晶圓上刻水流溝槽來散熱的，這種前瞻研究應該也是比三星和Intel作得早
比起擔心「半導體製程不再有推進改良的空間」
更值得擔心的是GG實現完全壟斷之後
整個foundry/先進封裝產業究竟該如何運作來保持公平、良性競爭
從總體產業的角度來看
半導體產業正要進入黃金十年
人類社會對於IC的需求會出現爆發性增長
但由於高度的資本和技術壁壘，供給面的成長追不上需求面成長
從而導致所有製程的wafer單價成長
可能會進一步導致設計廠的淘汰和兼併
這些趨勢deisgn house可都看得很清楚，所以才要聯手出錢包產能
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這種等級的技術/資金/奴工壟斷，還真的不容易用政策去打破..
當然我從過去的文章不斷強調的觀念就是
未來的風險主要在政治面
最近的消息也可以看出 Intel下定決心要搞政治之後真的是全力出擊
這部份的分析我和板上的主流看法很不同就是了
等7/26看看Intel要說什麼再來寫文吧
https://www.ptt.cc/bbs/Stock/M.1573198339.A.B03.html
全英文授課的半導體學程，招收開發中國家的理工科人材
當然在民意輿論上要小心處理，不過人材問題不解決，就是逼產業往國外設廠了
※ 編輯: minazukimaya (114.36.4.32 臺灣), 07/14/2021 10:37:18
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